台積電先進封裝研發處長陳燕銘表示，2024年業界曾一度擔憂高品質預訓練數據耗盡會讓大型語言模型（LLM）發展受限，但演算法的突破反而帶動了更快的模型迭代，而低延遲的Token生成能力更將成為未來實體AI的關鍵。
為滿足AI基礎設施在scale-in、scale-up、scale-out等全維度的硬體需求，台積電已建立完整的先進封裝與異質整合藍圖。在核心邏輯與3D堆疊方面，除了現有N2製程進入量產並持續演進外，3D SoIC接合間距（Bond Pitch）將由現行的6微米持續微縮至4.5微米，並預計於2029年攜手A14埃米製程實現大規模量產，屆時頻寬密度將較基準提升4倍，能耗大幅降至原本的0.37倍。
在關鍵的高頻寬記憶體（HBM）與封裝尺寸方面，陳燕銘指出，單純提升算力會讓HBM到邏輯核心的資料傳輸面臨巨大瓶頸，台積電透過先進邏輯Base Die提供解方，包含採用N12 Base Die的HBM4能降低超過45%能耗並帶來2.5倍頻寬增長，未來HBM5更將導入N3 Base Die實現逾5TB/s的頻寬。
同時，CoWoS封裝正迎來巨型化突破，2026年已成功量產5.5倍光罩尺寸且良率高達98%以上，後續將推進至2027年9.5倍、2028年14倍，並於2029年達到大於14倍光罩尺寸，使單一系統自2024至2029年間的電晶體總量暴增48倍、記憶體頻寬增長逾34倍。
光通訊整合亦是突破互連極限的關鍵支柱。陳燕銘展示了台積電矽光子解決方案TSMC-COUPE，透過SoIC技術將電子晶片（EIC）與光子晶片（PIC）緊密貼合，並整合微透鏡與氮化矽（SiN）超低損耗光波導，第一代產品已於今年量產並符合每通道200Gbps規格，預計2030年實現每毫米4Tbps的超高頻寬密度。
針對先進封裝尺寸擴大導致系統總功耗激增6倍所引發的物理挑戰，陳燕銘強調「系統與技術協同最佳化（STCO）」是避免撞上「散熱」牆與解決供電壓降的唯一路徑。
在散熱端則已透過蓋板優化與熱點錯開佈局降低40%熱阻，未來終極目標則是邁向「無TIM（TIM-less）」冷卻架構，直接在矽晶片背部製造微流道，使晶片與水冷板合而為一。
